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임베디드 - sdram timing
글쓴이: EzDoum 글쓴날: 2009년 01월 05일 오전 01:00

ACTIVE-to-PRECHARGE command 		tRAS		44 ns
ACTIVE-to-ACTIVE command period tRC 66 ns
ACTIVE-to-READ or WRITE delay RCD 20 ns
Refresh period (8,192 rows) tREF 64 ms
AUTO REFRESH period tRFC 66 ns
PRECHARGE command period tRP 20 ns
ACTIVE bank a to ACTIVE bank b command tRRD 15 ns
WRITE recovery time tWR 15 ns


# tCAS
The number of clock cycles needed to access a certain column of Data in SDRAM. CAS Latency, or simply CAS, is known as Column Address Strobe Latency, sometimes referred to as tCL.

# tRCD (RAS to CAS Delay)
The number of Clock cycles needed between a Row Address Strobe (RAS) and a CAS. It is the time required between the computer defining the row and column of the given memory block and the actual read or write to that location. Stands for Row address to Column address Delay.

# tRP (RAS Precharge)
The number of clock cycles needed to terminate access to an open row of memory, and open access to the next row. Stands for Row precharge time.

# tRAS
The minimum number of clock cycles needed to access a certain row of data in RAM between the data request and the precharge command. Known as Active to Precharge Delay. Historically, tRAS was defined as the time needed to establish the necessary potential between a bitline pair within the memory array until it was safe to write back the data to the memory cells of origin after a (destructive) read. Pay attention to the word read here. Memory, in many ways is like a book, you can only read after opening a book to a certain page and paragraph within that particular page. The RAS Pulse Width is the time until a page can be closed again. Therefore, just by definition, the minimum tRAS must be the RAS-to-CAS delay plus the read latency (CAS delay). That is fine for FPM and EDO memory with their single word data transfers. With SDRAM, memory controllers started to output a chain of four consecutive quadwords on every access. With DDR, that number has increased to eight quadwords that effectively are two consecutive bursts of four. Now imagine someone closes the book you are reading from in the middle of a sentence. And does it over and again. This is what happens if tRAS is set too short. So here is the really simple calculation: The second burst of four has at least to be initiated and prefetched into the output buffers (like you get a glimpse at the headline in a book) before you can close the page without losing all information. That means that the minimum tRAS would be tRCD+CAS latency + 2 cycles (to output the first burst of four and make way for the second burst in the output buffers). Any tRAS setting lower tRCD + CAS + 2 cycles will allow the memory controller to close the page over and again and that will cause a performance hit because of a truncated transfer that needs to be repeated. Along with those hassles comes the self-explanatory risk for data corruption.

  • 첨부 파일: sdram_timing.png sdram_timing.png (65 KiB(66,827 Bytes))

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    답장 EzDoum 2009년 01월 05일 오전 01:07 [ 이글에 답장 | 본문에 답장 | 책갈피 ]


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