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DaVinci - DSP core 비교 : C64x, C67x and C62x
글쓴이: EzDoum 글쓴날: 2007년 01월 26일 오후 02:17
하드웨어



About C64x+, I like to add a little bit more. Like Brad has mentioned,
compared to C62x/C67x/C64x, C64xp has added following features:

1. supporting compact instruction (16bits instructions).
2. SPLOOP

Moreover, the c64xp also added supports for security, memory
protection, and exceptions (previous C6000 only support interruptions).

With the security feature, certain user code or user data can be
declared as secured so that those code or data won't be accessible from
any non-secured code (for examples, some dynamically loaded unknown
application code) or emulation debug tools -- this feature will protect
customer's code or user's important data information being stealed.

With the memory protection feature, it becomes possible for developers
to develop a more reliable application systems.

Wen


Brad Griffis wrote:
> j...@gmail.com wrote:
> > hi,
> > I have used DSPs from Freescale, and learned that Freescale have
> > several types of dsp core, such as SC140, SC1400, SC3400. Recently I
> > read a document from TI and find TI provides many types of DSP, but TI
> > has only three types of DSP core: C64x, C67x and C62x. I am right? In
> > the document, there is a small difference between them. In the block
> > diagram, c64x core is expressed as c64x dsp core, but c67x/c62x core is
> > expressed as c67x/x62x cpu core. Why one is dsp core but another is cpu
> > core? Their block diagrams seems similar, and all are VLIW architecture
> > and have eight functional units
> >
> > Thanks
> > Liwei Song
> >
>
> Hi Liwei,
>
> There are actually even more than 3 cores. However, there is a lot of
> commonality between the cores.
>
> Start with the 62x core. This was the "original" c6000 core. All of
> the other cores that you mention follow from this initial design. The
> instruction set for the 62x will run on all other c6000 devices. Here's
> a summary of the other cores in chronological order:
>
> 62x
> - first c6000 device
> - all other devices are really a super set of this device
> - two-level cache architecture consisting of L1D, L1P, and L2
> - 32 registers in CPU
>
> 67x (TMS320C671x devices)
> - 62x core plus addition of floating point (single and double precision)
> - same EDMA, register set, cache, etc.
>
> 64x (TMS320C641x devices)
> - 62x core plus addition of fixed point instructions such as dot
> products and packed-math (e.g. multiple 16-bit multiplies with 32-bit words)
> - other architectural enhancements, e.g.:
> - 64 CPU registers rather than 32 in the 62x/67x
> - additional queue level in the EDMA for additional control/efficiency
> - ability for an "instruction packet" to span multiple "fetch packets"
> (better code efficiency)
> - larger cache sizes and ability to "pipeline" cache misses
>
> 67x+ (TMS320C672x devices)
> - uses the 67x core as a baseline and adds additional instructions such
> as mixed precision floating point
> - has 64 registers similar to the 64x
> - completely different cache architecture, has a large 32KB L1P and
> nothing else; internal SRAM is all single-cycle access
> - completely different DMA peripheral (dMAX replaces EDMA)
>
> 64x+ (TMS320C645x devices)
> - adds additional fixed point instructions for even more packed math and
> better performance on things like FFTs
> - improved two-level cache architecture: L1 is now mappable as internal
> SRAM and use more efficient methods for maintaining coherence between L1
> and L2
> - addition of a "SPLOOP" peripheral to allow efficient
> software-pipelined code while still allowing for interruptibility
> - EDMA3 replaces the EDMA found in other devices: it's slightly
> different but gives a lot more capability and more orthogonal
> programming, it also gives better debug insight such as missed event
> interrupt and watermarking of the queue usage
> - switched central resource (SCR) allows for concurrent data transfers
> whereas in other c6000 devices all data movement gets submitted to the
> EDMA; there is also ability to control the prioritization of masters on
> the SCR including "bandwidth management" so that no peripheral gets
> starved for accesses
> - "user" and "supervisor" modes of operation as well as some control of
> read/write/execute permissions for hardware-defined blocks of memory
>
> I hope that helps clarify things an not confuse you even more!
>
> Brad



http://j2k.naver.com/j2k_frame.php/korean/journal.mycom.co.jp/news/2006/11/15/300.html


일본 텍사스·인스트루먼트는, 동사의DSP ,DaVinci 계열의 제품으로서DM643x 시리즈를 발표했다.DM643x 시리즈는, 최저가격9.95 달러로부터라고 하는 저가격을 실현해, 비디오 처리가 가능한DSP .동사의 상위 기종과 같다New C64x+ 코어를 채용하고 있다.



동시리즈는, 가장 저가격으로 비디오 입력 기능을 가진다DM6431 (으)로부터DM6433 / 6435 / 6437 까지의4 제품으로부터 된다

DM6431 DM6433 DM6435 DM6437
CPU 코어 C64x+
클락 300MHz 600MHz
L2 캐쉬 64KB 128KB
L1 명령 캐쉬 32KB 32KB
L1 데이터 캐쉬 32KB 80KB
메모리 DDR2-266(16bit) DDR2-266(32bit)
비디오 입력 ○ ? VPSS VPSS
비디오 출력 ? VPSS ? VPSS
샘플 가격(10000 개시) $9.95 $16.35 $16.95 $22.95




DM643x 시리즈는,DSP 코어에 주변 회로나VPSS(Video Processing Subsystem) (을)를 집적하고 있다.종래 제품에서는,DSP (와)과 어플리케이션 프로세서로서ARM 코어를 집적했다DM644x 시리즈가 있었지만,DM643x 시리즈는,ARM 코어를 집적하지 않고, 코스트를 삭감했다.주된 용도로서는, 비디오 감시 시스템이나IP 비디오 전화등을 상정하고 있다.

DM643x 시리즈가 탑재한다C64x+ 코어는,8 명령 동시 실행이 가능한VLIW 아키텍쳐를 가져, 클럭 주파수는600MHz(DM6431 하300MHz) 되고 있다.고성능인DSP 코어에 의해, 종래 범용 프로세서등에서 가고 있던 네트워크 처리등이 가능하게 되어, 한층 더 영상 인식등의 머신 비전 처리에 대응할 수 있다.

DM643x 시리즈의VPS (은)는, 비디오 입력만(DM6431/6435) , 비디오 출력만(DM6433) , 비디오 입출력(DM6437) 등의 바리에이션이 있어, 화상 사이즈 변환등의 전용 하드웨어를 탑재하고 있다.이 때문에, 비디오 입력을 리얼타임에 디스플레이에 표시시키면서, 압축 처리해 네트워크로 전송 한다고 하는 처리가 가능하다.그 외, Ethernet 인터페이스나 호스트측과의 접속용의PCI ,DDR2 메모리콘트로라라고 하는 주변 회로도 탑재하고 있기 때문에, 시스템 전체의 저가격화에도 기여한다.


DM643x 시리즈의 최상위에 해당한다DM6437 (은)는, 비디오 입출력용의VPSS (을)를 가져, 각종의 주변 디바이스를 탑재하고 있다.


C64x+ 아키텍쳐
DSP 도 프로세서의1 종이지만, 범용CPU (와)과 비교하면, 신호 처리에 필요한 연산을 고속으로 실시하는 아키텍쳐를 가진다.구체적으로는, 적화연산등을 고속으로 실시할 수 있는 내부 구조, 명령 세트를 가지고 있다.

TI 의C64x+ 코어는,C64x 코어를 강화한 것이다.C64x 코어는, 고정 소수점/ 정수형의DSP 그리고,VLIW 형태의 아키텍쳐를 가진다.VLIW (은)는, 범용CPU (으)로 말하는 명령(atom 명령) (을)를 복수 정리해1 명령( 번들, 혹은 패킷 등이라고도 한다) (으)로서 페치, 실행을 실시한다.소프트웨어에 의한 최적화를 전제로 한 아키텍쳐로, 동시에 복수 명령을 실행시킬 수 있고 고속처리가 가능해진다.


C64x 아키텍쳐는,2 개의 데이터 패스를 가져, 각각32 개의32bit 범용 레지스터가 있다.


C64x (은)는, 내부의 데이터 패스가2 개 있어, 그 각각4 개의 연산 유닛이 있다.이 때문에,1 클락 사이클 근처8 명령의 실행이 가능하게 되어 있다.연산 유닛은,L ,S ,M ,D 의4 종 있어, 각각으로 실행할 수 있는 처리가 다르다.범용CPU (이)라면, 프로그램으로서 실행하는 처리를 하드웨어 처리할 수 있게 되어 있기 때문에,DSP (은)는, 신호 처리에 관해서는, 성능이 높다.32bit 범용 레지스터는, 전부64 개, 이것이2 개의 데이터 패스에 각32 개 할당할 수 있고 있다.


각 데이터 패스에는,LSMD 의4 개의 연산 유닛이 있어, 각각 전용 연산을 담당한다.


C64x+ 아키텍쳐는,C64x (을)를 강화한 것.루프를 전개해 실행한다SPLOOP 기능을 가진다.SPLOOP (이)란Software Pipline Loop 의 약어로, 간단하게 말하면, 루프를 전개해 병렬 실행시키기 위한 명령이다.단순한 루프 명령이 아니고, 버퍼에 명령 패킷(VLIW 아키텍쳐이기 때문에 복수의 마이크로 명령을 포함한다) (을)를 두어, 이것을 루프로서 병렬 실행시킬 수 있다.전용 명령의 편성으로 실현되고 있기 때문에, 복잡한 루프의 제어가 가능이라고 하는 특징을 가진다.


C64x+ (은)는,C64x (을)를 강화한 것으로, 명령 세트의 추가나16bit 단축 명령,SPLOOP 기능등을 가진다.


또,C64x+ 아키텍쳐에서는,16bit 오랜 단축 명령 세트도 가져, 이것을 사용하는 것으로 코드 사이즈를 작게 하는 것이 가능하다.이 단축 명령 세트는,CPU 의 모드 전환이 아니고,32bit 명령과 혼재할 수 있다.이 외, 복소수 연산 명령등이 추가되고 있어FFT( 고속 푸리에 변환) (이)나DCT( 이산 코사인 연산) 그렇다고 했다AV 처리에 필요한 계산을 고속화하고 있다.

  • 첨부 파일: 300dl.gif 300dl.gif (47 KiB(48,074 Bytes))

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