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임베디드! - FPGA Clock domain 문제

	글쓴이: EzDoum 글쓴날: 2005년 08월 26일 오후 03:39
	FPGA에서 클럭 도메인이 여러개라 어려움을 격고 있다. 클럭 셋업, 홀드 타이밍에서 문제가 발생하는건 어쩌면 당연하다. (108mhz 동작하는 상태머신에서 참조하는 레지스터가 33.75mhz 클럭 도메인의 것) 각종 문서들에서 말하는 것 처럼 synchronous 하게 설계가 되면 좋겠지만 해결해야 하는 문제가 asynchronous 인걸 어찌하란 말인가. 결국 비동기 방식을 동기로 잡아주는 로직이 필요하는 건데, 생각 만큼 안된다. 이럴땐 하던걸 멈추고 기초부터 다시 봐줄 필요가 있다. 사이클론이랑 쿼터스 핸드북 그리고 인터넷에서 문서 하나. http://www.us.design-reuse.com/news/?id=4854&print=yes FPGA Clock Schemes By Tim Behne, Embedded Systems Programming March 13, 2003 (8:30 p.m. EST) One of the most important steps in the design process is to identify how many different clocks to use and how to route them. This article tells you how to use routing resources efficiently. Cyclone Device Handbook http://www.altera.com/literature/lit-cyc.jsp Quartus II Development Software Handbook v5.0 http://www.altera.com/literature/lit-qts.jsp 아이디어 1) 내부 듀얼 포트램을 사용해 read/write 클럭이 다른것을 자연스럽게 해결한다. 2) asynchronous FIFO 3) req,ack 를 사용한다. 4) 오버 샘플링 ?? SDRAM 을 다양하게 테스트 해봐야겠다. 듀얼포트램으로 라인버퍼를 만들었는데, FIFO로도 해볼만 하겠다. [수정] [분류: 하드웨어 ]

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